Témata semestrálních projektů

Typ studia:
Studijní program:
Katedra vedoucího:
Vedoucí:
Název tématu Vedoucí Typ Kapacita Katedra vedoucího
FlexPRET real-time procesor Ing. Martin Košťál B 0/1 13135

Popis
Seznamte se s jazykem Chisel a procesorem FlexPRET
Přizpůsobte procesor k běhu v FPGA jako softprocesor
Ověřte funkcionalitu procesoru v FPGA
Přeložte vhodný benchmark pro RISC-V a získejte výsledky na softprocesoru

Studijní program
EECS EEK LK EI KyR EEM EK SIT BII IB KME OES OI BIO

Požadavky
Workflow vývoje na FPGA
znalost C a assembleru

Literatura
[1] E. Lee, J. Reineke and M. Zimmer, "Abstract PRET Machines," 2017 IEEE Real-Time Systems Symposium (RTSS), Paris, 2017, pp. 1-11, doi: 10.1109/RTSS.2017.00041.
[2] Chisel language reference https://www.chisel-lang.org
[3] RISC-V specification https://riscv.org/technical/specifications/
[4] RISC-V intepreter https://www.cs.cornell.edu/courses/cs3410/2019sp/riscv/interpreter/

FOSS toolchain for FPGA development Ing. Martin Košťál B 0/1 13135

Popis
Seznamte se s HDL jazyky Chisel, Magma a Verilog, nastudujte možnosti opensource nástroje ESP. Vytvořte testovací obvod v jazyce Chisel a integrujte ho s dostupnými opensource návrhy pomocí nástroje ESP. Funkčnost testujte na FPGA.

Studijní program
EECS EEK LK EI KyR EEM EK SIT BII IB KME OES OI BIO

Požadavky
Get to know HDL Chisel, Magma and Verilog. Learn opensource toolchain ESP. Create an evaluation design in Chisel and integrate it with available opensource designs with help of ESP. Validate your design on FPGA.

Literatura
https://www.esp.cs.columbia.edu/
http://www.clifford.at/yosys/
https://www.chisel-lang.org/
https://opencores.org/

Za obsah odpovídá: doc. Ing. Ivan Jelínek, CSc.